Apilamiento vertical de transistores con nanomembranas: tecnología 2026
· Fuente: El Chapuzas Informático
Apilamiento vertical de transistores: el siguiente nivel de la densidad en chips
La miniaturización de transistores en obleas de silicio ha alcanzado un límite físico que obliga a la industria a explorar nuevas rutas de densificación. Investigadores de la Universidad de Illinois presentaron un avance significativo en 2026: apilar transistores dentro del mismo chip en múltiples capas activas, en lugar de apoyarse solo en reducir su tamaño. Este método utiliza nanomembranas ultrafinas de silicio para construir capas de transistores directamente sobre circuitería ya completada.
Especificaciones técnicas del método
El proceso implementado por el equipo de Illinois se basa en nanomembranas de silicio monocristalino con espesor de 10 nm o inferior. Estas se extraen de una oblea donante y se transfieren sobre un sustrato con circuitería terminada mediante un laminador de rodillos. La unión ocurre a temperaturas de 200°C o menos, crítico para evitar daños en capas inferiores ya metalizadas.
| Parámetro | Valor |
|---|---|
| Capas apiladas | 3 |
| Transistores por capa | 625 |
| Rendimiento de fabricación | 98-100% |
| Temperatura de unión | ≤200°C |
| Espesor de nanomembrana | ≤10 nm |
| Tipo de transistor | Junctionless |
La tecnología evita transistores dopados mediante procesos convencionales a 1000°C. En su lugar, utiliza transistores junctionless que predefinen el material antes del apilado, aprovechando la extrema delgadez de las láminas de silicio.
Densidad de conexión vertical mejorada
A diferencia del apilamiento tradicional de chips completos (como base tiles y tiles) o de memoria sobre die, este método crea capas activas dentro del mismo circuito integrado. Esto multiplica la densidad de interconexiones verticales disponibles, acercando físicamente las capas y mejorando la transmisión de señales.
Relevancia para la industria chilena
Esta investigación representa un hito en arquitectura de semiconductores con impacto potencial en procesadores y GPUs futuros. Aunque Chile no fabrica chips, la adopción de esta tecnología por fabricantes como TSMC o Samsung afectaría especificaciones de computadores importados en 2-3 años. El método permite aumentar densidad sin continuar el costoso camino de nanometrización extrema (3nm, 2nm).
Ventajas frente a alternativas actuales
El apilamiento vertical tradicional requiere contactos complejos entre chips. Las nanomembranas integran capas dentro del mismo die, reduciendo latencia y consumo en interconexiones. La densidad de corriente lograda es comparable a transistores convencionales fabricados a temperaturas mucho más altas, demostrando que el rendimiento no se sacrifica por la baja temperatura de unión.
Veredicto
El apilamiento de capas activas con nanomembranas representa un camino viable para densificar chips sin recurrir únicamente a miniaturización extrema, con aplicaciones comerciales esperadas entre 2027 y 2029.
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Preguntas frecuentes
¿Qué diferencia hay entre apilamiento vertical de chips y apilamiento de capas dentro del chip?
El apilamiento tradicional coloca chips completos uno sobre otro. Las nanomembranas crean capas activas de transistores dentro del mismo circuito integrado, acercando más las capas y permitiendo más interconexiones verticales con menor latencia.
¿Por qué es importante que la temperatura de unión sea baja?
Las temperaturas altas (>400°C) dañan la metalización de capas ya completadas. La unión a 200°C permite apilar nuevas capas activas sobre circuitería terminada sin destruirla.
¿Cuándo estará disponible esta tecnología en computadores?
Aún es investigación. Productores como TSMC o Samsung podrían adoptar esta técnica comercialmente entre 2027 y 2029 en procesadores y GPUs de gama alta.
¿Cuál fue el rendimiento de fabricación logrado?
El equipo alcanzó un rendimiento de fabricación del 98% al 100% con 3 capas de 625 transistores cada una, demostrando viabilidad de producción a escala.
¿Esto significa que terminará el apilamiento de chips completos?
No necesariamente. Ambas técnicas coexistirán: el apilamiento de capas activas para densidad dentro del chip y el apilamiento de tiles para modularidad y escalabilidad.